02. Регистры и модель памяти. Виды адресации
Расширяемая архитектура RISC-V и Syntacore SW Tools / Константин Владимиров / Салют, OS DevConf!
СДЕЛАЛИ ДРЕНАЖ - ДОМ РУХНУЛ | НЕ ДЕЛАЙТЕ ТАК | СТРОЙХЛАМ
Принцип работы процессора на уровне ядра
Ассемблер RISC-V под голое железо. Часть 1. Hello, World!
10. Введение в межсетевые экраны
Архитектура ЭВМ. Процессоры. Системы команд и модели вычислений. CISC. RISC. Виртуальные машины