Verilog - Язык Проектирования Схем §13

Verilog §13 Создание и симуляция простого testbench-а: 0:00:00 - вводное слово; 0:01:30 - запуск ModelSim-а; 0:04:00 - текстовый редактор NotePad; 0:09:17 - отключение SystemVerilog-а; 0:11:05 - сохранение старого проекта и создание нового; 0:13:27 - соглашение о терминах; 0:14:35 - подготовка скрипта запуска; 0:18:54 - создание TestBench-а; 0:23:43 - Initial-блок; 0:27:55 - #-задержки и директива `timescale; 0:34:18 - формирование сигнала асинхронного сброса; 0:34:52 - подготовка скрипта отображения временных диаграмм; 0:36:27 - запуск симуляции; 0:40:45 - создание тактового генератора; 0:48:44 - формирование управляющих сигналов; 0:51:09 - синхронизация с тактовым сигналом; 1:01:09 - предостережение о изменении переменной в двух поведенческих блоках; 1:04:38 - добавление задержек срабатывания триггеров; 1:11:30 - работа с окнами в ModelSim-е; 1:14:47 - вопрос к зрителям. Другие видео на тему: Verilog HDL - язык проектирования схем:    • Verilog - Язык Проектирования Схем   Подключаем к ПЛИС(FPGA):    • Подключаем к ПЛИС(FPGA)   Quartus Prime:    • Quartus   Цифровая схемотехника:    • Цифровая схемотехника